1. 打开要查看的可综合模块，点击模块上方的 Netlist CodeLens；或从 Architecture 中选择模块的 Netlist 入口。
2. 等待综合和布局完成。该次选择的模块是网表顶层，不必改动工程 srcTop。
3. 用放大、缩小和适应按钮查看连接；选择节点查看右侧检查器。
4. 遇到布局警告时查看状态和节点信息；网表画面不是 FPGA 物理布局。

digital-ide.function.netlist.schema-mode 选择生成模式：before、after、RTL。先使用默认 before；切换模式后重新生成，不会改变 HDL 源文件。

若失败，查看 Output 和 prj/netlist/<模块名>.log。常见原因包括缺少包/include、非恒定位宽、不支持的语法、未解析的原语或非综合测试平台。编辑器可以解析的 SystemVerilog 不一定能被网表综合前端接受。