什么是连接提示

连接提示是编辑器在代码旁附加显示的灰色注解，不会写入 HDL 文件。Verilog/SystemVerilog 中，它会显示：

• 实例端口连接的方向（输入、输出）；
• 按位置连接时对应的端口名和参数名；
• endmodule 对应的模块名。

按位置连接的实例不写端口名，阅读时很难对上号；有了连接提示，不用跳到模块定义也能看清每个信号接到哪里。

演示

启用与配置

先在 VS Code 设置中启用 Editor: Inlay Hints，再按需打开 Digital IDE 的两类提示：

{
  "digital-ide.function.lsp.inlayHints.port.connection.enable": true,
  "digital-ide.function.lsp.inlayHints.parameter.assignment.enable": true
}

设置	作用
digital-ide.function.lsp.inlayHints.port.connection.enable	显示端口方向和按位置连接的端口名
digital-ide.function.lsp.inlayHints.parameter.assignment.enable	显示按位置覆盖的参数名

当前 VHDL 后端不提供连接提示。

提示缺失时

连接提示依赖实例的目标模块能被解析。提示缺失时，先用定义跳转确认实例能跳到模块定义，再检查参数是否解析成功。