什么是自动格式

自动格式统一代码的缩进、换行和对齐，让参数列表、端口列表和语句保持一致的排版。Verilog、SystemVerilog 和 VHDL 都支持。

在编辑器中右键选择 Format Document，或按 Shift+Alt+F（Windows/Linux）。如果安装了多个格式化器，使用 Format Document With… 并选择 Digital IDE。

演示

格式化规则

• Verilog/SystemVerilog 使用后端内置的 Verible 兼容排版风格，缩进宽度取自编辑器设置。旧版 iStyle 的 kr/ansi/gnu 风格和命令行参数对当前格式化不起作用。
• VHDL 按统一风格整理 generic、port 和 architecture 中的代码。
• 只支持格式化整个文件，不支持只格式化选区。

注意事项

格式化只改变排版，不改变连接的含义，也不会修复逻辑错误。文件存在语法错误时，先修复诊断再格式化。格式化后检查改动，再保存文件。