扩展模块
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2026-11-14
扩展模块通过顶层 J1、J2 与核心板相连。本页给出设计扩展模块时必须遵守的电源规则、可用信号与走线长度，以及 RF-AD9361 射频模块的引脚对照。引脚定义见 接口定义，连接器坐标见 机械尺寸。
配对连接器
| 项目 | 要求 |
|---|---|
| 核心板侧 | J1、J2：Hirose DF40C-60DP-0.4V(51) 公座，顶层 |
| 模块侧 | 2 × Hirose DF40 系列 60DS-0.4V(51) 母座；板间距由母座型号决定，例如 DF40HC(3.0)-60DS-0.4V(51) 为 3.0 mm |
| 位置 | 两连接器中心相距 14.03 mm，X 方向对齐；模块侧坐标为核心板顶层坐标的左右镜像 |
| 1 号脚 | 母座 1 号脚与公座 1 号脚相对，核心板顶层视图中 J1 / J2 的 1 号脚位于左端 |
VCCIO 由扩展模块提供
FPGA Bank 1B 和 Bank 3A 的 I/O 电源不在核心板上产生，而是从 J2 引出，由扩展模块决定电压：
| 引脚 | 网络 | 作用 |
|---|---|---|
| J2.40 / J2.42 | VCCIO1B | Bank 1B（J2 上的 L09 – L13、L17、L18）以及 TEST_N、NSTATUS 上拉 |
| J2.39 / J2.41 | VCCIO3A | Bank 3A（J1 上的 R10 – R14）以及 MCU UART7 |
| J2.36 / J2.38 | VDD_1V8 | 核心板 1.8 V 输出，可直接连到上面两组引脚 |
- 使用 1.8 V I/O 时，在模块上把 J2.36 / 38、J2.39 / 41、J2.40 / 42 连在一起即可，RF-AD9361 就是这样连接的。
- 需要其他 I/O 电压时，由模块自行产生并接到 VCCIO1B / VCCIO3A，电压必须在该 Bank 允许的 VCCIO 范围内（见 Efinix Ti60 数据手册），且不要同时连到 VDD_1V8。
- 不接扩展模块时，TEST_N 失去上拉，Bank 1B / 3A 也没有 I/O 电源。单独调试核心板时，用一块转接板或跳线把 J2.39 – J2.42 接到 J2.36 / J2.38。
可用电源
| 电源 | J2 引脚 | 来源 |
|---|---|---|
| 5V | 52 / 54 / 56 / 58 / 60 | 与 J3 的 5V 直连；模块既可从这里取电，也可向核心板供电（如 RF-AD9361 的 USB-C） |
| VDD_3V3 | 44 / 46 / 48 / 50 | TMI7003 CH2 |
| VDD_1V8 | 36 / 38 | TMI7003 CH1 |
| VDD_1V2 | 28 / 30 | TMI7003 CH3 |
5V 双向
J2 与 J3 的 5V 在核心板上直接相连，没有防倒灌器件。模块和底板不能同时向 5V 供电，除非其中一方带理想二极管或电源选择电路。
信号与走线长度
J1 提供 12 对、J2 提供 9 对差分 I/O，均按 100 Ω 差分布线。下表为核心板内从 FPGA 焊球到连接器焊盘的走线长度（取自 PCB，未计过孔与封装内长度），模块做组内等长时应计入。封装内长度见 Efinix 提供的 Ti60 net length 表（F100S3F2 按批号有两个版本）。
| 差分对 | 连接器 | P / N 长度（mm） |
|---|---|---|
| R02 | J1 | 9.58 / 9.26 |
| R03 | J1 | 9.04 / 9.01 |
| R04 | J1 | 10.86 / 10.81 |
| R06 | J1 | 10.42 / 10.81 |
| R07 | J1 | 10.06 / 9.88 |
| R08 | J1 | 9.47 / 9.47 |
| R09 | J1 | 10.12 / 10.34 |
| R10 | J1 | 8.48 / 8.25 |
| R11 | J1 | 10.20 / 10.63 |
| R12 | J1 | 10.95 / 10.31 |
| R13 | J1 | 8.82 / 8.64 |
| R14 | J1 | 10.32 / 10.69 |
| L05 | J2 | 11.34 / 11.60 |
| L06 | J2 | 12.12 / 12.72 |
| L09 | J2 | 11.42 / 11.45 |
| L10 | J2 | 12.60 / 12.83 |
| L11 | J2 | 11.82 / 11.69 |
| L12 | J2 | 11.57 / 12.18 |
| L13 | J2 | 12.47 / 12.65 |
| L17 | J2 | 11.18 / 11.26 |
| L18 | J2 | 12.01 / 12.23 |
J1.3（SYNC_IN）、J1.4 / J1.6（USB）与 J2.24（CRESETN）也接到模块：USB 与 MCU 并联，CRESETN 可由模块拉低复位 FPGA。J1.5、J1.33 / 35 / 39 / 41 / 45 – 48 / 52 / 54 / 56 / 58 与 J2.16 / 18 / 22 / 33 – 35 / 55 / 57 在核心板上未连接。
RF-AD9361 引脚对照
RF-AD9361 直接插在 J1 / J2 上。模块把 VDD_GPO（J2.36 – J2.42）连在一起，因此核心板的 VDD_1V8 同时为 AD9361 的 VDD_INTERFACE 和 FPGA Bank 1B / 3A 供电，数字接口电平为 1.8 V。
LVDS 数据接口
| AD9361 信号 | 连接器引脚（P / N） | 核心板网络 | FPGA 球位（P / N） | FPGA 引脚名（P / N） | Bank |
|---|---|---|---|---|---|
| DATA_CLK | J2.3 / J2.5 | L09_P / L09_N | F3 / F2 | GPIOL_P_09_CLK2_P / GPIOL_N_09_CLK2_N | 1B |
| RX_FRAME | J2.4 / J2.6 | L05_P / L05_N | G4 / G3 | GPIOL_P_05 / GPIOL_N_05 | 1A |
| RX_D0 | J2.15 / J2.17 | L11_P / L11_N | E2 / E3 | GPIOL_P_11 / GPIOL_N_11 | 1B |
| RX_D1 | J2.45 / J2.47 | L18_P / L18_N | B3 / B2 | GPIOL_P_18_PLLIN0 / GPIOL_N_18 | 1B |
| RX_D2 | J2.27 / J2.29 | L13_P / L13_N | B1 / C1 | GPIOL_P_13_CBSEL0 / GPIOL_N_13_CBSEL1 | 1B |
| RX_D3 | J2.9 / J2.11 | L10_P / L10_N | E1 / D1 | GPIOL_P_10_CLK3_P / GPIOL_N_10_CLK3_N | 1B |
| RX_D4 | J2.10 / J2.12 | L06_P / L06_N | G1 / F1 | GPIOL_P_06 / GPIOL_N_06 | 1A |
| RX_D5 | J2.21 / J2.23 | L12_P / L12_N | C3 / C2 | GPIOL_P_12 / GPIOL_N_12 | 1B |
| FB_CLK | J1.27 / J1.29 | R11_P / R11_N | D8 / D9 | GPIOR_P_11_CLK8_P / GPIOR_N_11_CLK8_N | 3A |
| TX_FRAME | J1.10 / J1.12 | R04_P / R04_N | H10 / G10 | GPIOR_P_04_CDI28 / GPIOR_N_04_CDI29 | 3B |
| TX_D0 | J1.34 / J1.36 | R12_P / R12_N | D10 / C10 | GPIOR_P_12 / GPIOR_N_12 | 3A |
| TX_D1 | J1.22 / J1.24 | R09_P / R09_N | E8 / E9 | GPIOR_P_09_CLK10_P / GPIOR_N_09_CLK10_N | 3B |
| TX_D2 | J1.16 / J1.18 | R07_P / R07_N | G8 / F8 | GPIOR_P_07 / GPIOR_N_07 | 3B |
| TX_D3 | J1.15 / J1.17 | R02_P / R02_N | J8 / J7 | GPIOR_P_02_CDI24 / GPIOR_N_02_CDI25 | 3B |
| TX_D4 | J1.40 / J1.42 | R14_P / R14_N | B9 / B10 | GPIOR_P_14 / GPIOR_N_14 | 3A |
| TX_D5 | J1.9 / J1.11 | R03_P / R03_N | H6 / J6 | GPIOR_P_03_CDI26 / GPIOR_N_03_CDI27 | 3B |
控制与 SPI
| AD9361 信号 | 连接器引脚 | 核心板网络 | FPGA 球位 | FPGA 引脚名 | Bank |
|---|---|---|---|---|---|
| ENABLE | J1.21 | R08_P | F7 | GPIOR_P_08_CLK11_P | 3B |
| EN_AGC | J1.23 | R08_N | E7 | GPIOR_N_08_CLK11_N | 3B |
| TXNRX | J1.28 | R06_P | F9 | GPIOR_P_06_CDI20 | 3B |
| RESETB | J1.30 | R06_N | F10 | GPIOR_N_06_CDI21 | 3B |
| SPI_ENB | J1.51 | R13_P | C8 | GPIOR_P_13 | 3A |
| SPI_CLK | J1.53 | R13_N | B8 | GPIOR_N_13 | 3A |
| SPI_DO | J1.55 | R10_P | D6 | GPIOR_P_10_CLK9_P | 3A |
| SPI_DI | J1.57 | R10_N | C7 | GPIOR_N_10_CLK9_N | 3A |
| RX_EXT_LO | J2.51 | L17_P | B4 | GPIOL_P_17_EXTFB | 1B |
| TX_EXT_LO | J2.53 | L17_N | C4 | GPIOL_N_17 | 1B |
- AD9361 的 SPI_DO 是 FPGA 输入，SPI_DI 是 FPGA 输出。
- RX_EXT_LO / TX_EXT_LO 是 AD9361 的外部本振输入，接在 FPGA 的 L17 上。使用内部本振时，FPGA 不要驱动这两个引脚（保持未使用或设为输入）。
- RX_D2 落在 CBSEL0 / CBSEL1 复用脚上，配置完成后按普通 I/O 使用。
- AD9361 的 CTRL_IN / CTRL_OUT、GPO、AUXADC / AUXDAC 与 CLK_OUT 在核心板上未连接；SYNC_IN 经 J1.3 直通 J3.57，可由底板提供。
- 模块的 USB-C 与核心板 MCU 的 USB 相连，5V 也从这里供给核心板，可单独用一根 USB 线完成供电与下载。