底板设计

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2026-11-14

本页列出为 RF-AD9361 设计 FPGA 底板时需要满足的连接器、供电、I/O 电平与布线要求。引脚定义见接口定义，封装坐标见机械尺寸 · 底板安装投影。

现成的底板

Tiny60-Core 核心板顶层的 J1 / J2 可直接插接本模块，并提供 VDD_GPO = 1.8 V。每个信号对应的 FPGA 球位见 Tiny60-Core · RF-AD9361 引脚对照。

配对连接器

项目	要求
模块侧	J1、J2：Hirose DF40HC(3.0)-60DS-0.4V(51)，60 针母座
底板侧	2 × Hirose DF40C-60DP-0.4V(51)，60 针公座，配合后板间距 3.0 mm
位置	按底板安装投影的坐标放置，两连接器中心相距 14.03 mm
1 号脚	公座 1 号脚与表中 “pin 1” 坐标重合（模块顶层坐标需左右镜像）
固定	4 个 Ø2.0 mm 安装孔，配 3.0 mm 支撑柱

电源	电压	电流	说明
VDD_3V3	3.3 V	建议按 ≥ 2 A 设计	两路 LDO 线性稳压，输入电流约等于两路 1.3 V 负载之和；原理图预算每路 800 mA
VDD_GPO	1.8 V 或 2.5 V	数十 mA 量级	同时供给 AD9361 VDD_INTERFACE 与 VDD_GPO，必须与连接 FPGA bank 的 VCCO 相同
5V	—	—	与模块 USB-C VBUS 直连，底板按需使用

VDD_INTERFACE 在 LVDS 模式下的允许范围以 AD9361 数据手册为准；常用组合是 Xilinx 7 系列 HR bank 的 LVDS_25 配 2.5 V，HP bank 的 LVDS 配 1.8 V。
模块的 LDO 在 VDD_3V3 上电后立即输出，PG 不引出。上电过程中 FPGA 应把 RESETB 保持为低，VDD_3V3 与 VDD_GPO 稳定后再释放复位并初始化 AD9361。
LDO 压差为 2 V，按原理图预算（2 × 800 mA）计算两片 ADP1755 合计耗散约 3.2 W，实际功耗随收发配置变化。底板在模块下方保留完整地铜，并避免把发热器件放在模块投影区内。

5V 与 USB-C 供电

模块上 USB-C 的 VBUS 与 J2 的 5V 引脚直接相连，中间没有开关或防倒灌器件。底板如果另有 5 V 电源，需要在底板侧加理想二极管或电源选择电路，避免向 USB 主机倒灌。CC1 / CC2 为 5.1 kΩ 下拉，只能获得 USB 默认供电能力，不支持 PD 协商。

模块上 RESETB、ENABLE、TXNRX、EN_AGC、SYNC_IN、SPI_ENB、CTRL_IN0–3 均无上下拉。FPGA 配置完成前这些引脚处于高阻，建议在底板上：

信号	底板处理
RESETB	10 kΩ 下拉，保证 FPGA 配置前 AD9361 处于复位
SPI_ENB	10 kΩ 上拉到 VDD_GPO，避免误选通
ENABLE、TXNRX、EN_AGC、SYNC_IN、CTRL_IN0–3	10 kΩ 下拉，或由 FPGA 始终驱动
CTRL_OUT0–7、GPO_0–3	未使用时可悬空
AUXADC	未使用时接地或悬空；输入范围见 AD9361 数据手册
RX_EXT_LO、TX_EXT_LO	使用内部本振时悬空

差分阻抗：所有 LVDS 对按 100 Ω 差分布线，参考完整地平面；对内长度误差控制在 0.1 mm 以内。
同一 bank：RX、TX 两组共 16 对差分信号放在同一 I/O bank（或同一时钟区域内的相邻 bank），bank 的 VCCO 等于 VDD_GPO。
时钟引脚：DATA_CLK 接 FPGA 的时钟专用输入（Xilinx 为 MRCC / SRCC），作为 RX 采样时钟。
端接：FPGA 接收端（DATA_CLK、RX_FRAME、RX_D）启用片内 100 Ω 差分端接（Xilinx DIFF_TERM）；AD9361 接收端（FB_CLK、TX_FRAME、TX_D）在驱动中启用片内端接。
组内等长：RX 组（DATA_CLK、RX_FRAME、RX_D0–5）和 TX 组（FB_CLK、TX_FRAME、TX_D0–5）分别做组内等长。等长时应计入模块内的走线长度（下表），两组之间无需等长，残余偏差可由 AD9361 数据接口延时设置补偿。

模块内从 AD9361 焊球到连接器焊盘的走线长度（取自 PCB，未计过孔）：